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target/mips: Add implementation of GINVT instruction
Implement emulation of GINVT instruction. As QEMU doesn't support caches and virtualization, this implementation covers only one instruction (GINVT - Global Invalidate TLB) among all TLB-related MIPS instructions. Reviewed-by: Aleksandar Rikalo <aleksandar.rikalo@rt-rk.com> Signed-off-by: Yongbok Kim <yongbok.kim@mips.com> Signed-off-by: Aleksandar Markovic <amarkovic@wavecomp.com> Message-Id: <1579883929-1517-5-git-send-email-aleksandar.markovic@rt-rk.com>
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99029be1c2
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@ -1389,6 +1389,17 @@ void helper_mtc0_context(CPUMIPSState *env, target_ulong arg1)
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env->CP0_Context = (env->CP0_Context & 0x007FFFFF) | (arg1 & ~0x007FFFFF);
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}
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||||
void helper_mtc0_memorymapid(CPUMIPSState *env, target_ulong arg1)
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{
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int32_t old;
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||||
old = env->CP0_MemoryMapID;
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env->CP0_MemoryMapID = (int32_t) arg1;
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||||
/* If the MemoryMapID changes, flush qemu's TLB. */
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||||
if (old != env->CP0_MemoryMapID) {
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cpu_mips_tlb_flush(env);
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}
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}
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||||
void update_pagemask(CPUMIPSState *env, target_ulong arg1, int32_t *pagemask)
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||||
{
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uint64_t mask = arg1 >> (TARGET_PAGE_BITS + 1);
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@ -1825,6 +1836,8 @@ void helper_mtc0_config5(CPUMIPSState *env, target_ulong arg1)
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{
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env->CP0_Config5 = (env->CP0_Config5 & (~env->CP0_Config5_rw_bitmask)) |
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||||
(arg1 & env->CP0_Config5_rw_bitmask);
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||||
env->CP0_EntryHi_ASID_mask = (env->CP0_Config5 & (1 << CP0C5_MI)) ?
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||||
0x0 : (env->CP0_Config4 & (1 << CP0C4_AE)) ? 0x3ff : 0xff;
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||||
compute_hflags(env);
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||||
}
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@ -2268,6 +2281,7 @@ static void r4k_fill_tlb(CPUMIPSState *env, int idx)
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|||
tlb->VPN &= env->SEGMask;
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||||
#endif
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||||
tlb->ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
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||||
tlb->MMID = env->CP0_MemoryMapID;
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||||
tlb->PageMask = env->CP0_PageMask;
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||||
tlb->G = env->CP0_EntryLo0 & env->CP0_EntryLo1 & 1;
|
||||
tlb->V0 = (env->CP0_EntryLo0 & 2) != 0;
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||||
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@ -2286,13 +2300,18 @@ static void r4k_fill_tlb(CPUMIPSState *env, int idx)
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||||
void r4k_helper_tlbinv(CPUMIPSState *env)
|
||||
{
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int idx;
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||||
r4k_tlb_t *tlb;
|
||||
bool mi = !!((env->CP0_Config5 >> CP0C5_MI) & 1);
|
||||
uint16_t ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
uint32_t MMID = env->CP0_MemoryMapID;
|
||||
uint32_t tlb_mmid;
|
||||
r4k_tlb_t *tlb;
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||||
int idx;
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||||
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||||
MMID = mi ? MMID : (uint32_t) ASID;
|
||||
for (idx = 0; idx < env->tlb->nb_tlb; idx++) {
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||||
tlb = &env->tlb->mmu.r4k.tlb[idx];
|
||||
if (!tlb->G && tlb->ASID == ASID) {
|
||||
tlb_mmid = mi ? tlb->MMID : (uint32_t) tlb->ASID;
|
||||
if (!tlb->G && tlb_mmid == MMID) {
|
||||
tlb->EHINV = 1;
|
||||
}
|
||||
}
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||||
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@ -2311,11 +2330,16 @@ void r4k_helper_tlbinvf(CPUMIPSState *env)
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|||
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||||
void r4k_helper_tlbwi(CPUMIPSState *env)
|
||||
{
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||||
bool mi = !!((env->CP0_Config5 >> CP0C5_MI) & 1);
|
||||
target_ulong VPN;
|
||||
uint16_t ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
uint32_t MMID = env->CP0_MemoryMapID;
|
||||
uint32_t tlb_mmid;
|
||||
bool EHINV, G, V0, D0, V1, D1, XI0, XI1, RI0, RI1;
|
||||
r4k_tlb_t *tlb;
|
||||
int idx;
|
||||
target_ulong VPN;
|
||||
uint16_t ASID;
|
||||
bool EHINV, G, V0, D0, V1, D1, XI0, XI1, RI0, RI1;
|
||||
|
||||
MMID = mi ? MMID : (uint32_t) ASID;
|
||||
|
||||
idx = (env->CP0_Index & ~0x80000000) % env->tlb->nb_tlb;
|
||||
tlb = &env->tlb->mmu.r4k.tlb[idx];
|
||||
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@ -2323,7 +2347,6 @@ void r4k_helper_tlbwi(CPUMIPSState *env)
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|||
#if defined(TARGET_MIPS64)
|
||||
VPN &= env->SEGMask;
|
||||
#endif
|
||||
ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
EHINV = (env->CP0_EntryHi & (1 << CP0EnHi_EHINV)) != 0;
|
||||
G = env->CP0_EntryLo0 & env->CP0_EntryLo1 & 1;
|
||||
V0 = (env->CP0_EntryLo0 & 2) != 0;
|
||||
|
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@ -2335,11 +2358,12 @@ void r4k_helper_tlbwi(CPUMIPSState *env)
|
|||
XI1 = (env->CP0_EntryLo1 >> CP0EnLo_XI) &1;
|
||||
RI1 = (env->CP0_EntryLo1 >> CP0EnLo_RI) &1;
|
||||
|
||||
tlb_mmid = mi ? tlb->MMID : (uint32_t) tlb->ASID;
|
||||
/*
|
||||
* Discard cached TLB entries, unless tlbwi is just upgrading access
|
||||
* permissions on the current entry.
|
||||
*/
|
||||
if (tlb->VPN != VPN || tlb->ASID != ASID || tlb->G != G ||
|
||||
if (tlb->VPN != VPN || tlb_mmid != MMID || tlb->G != G ||
|
||||
(!tlb->EHINV && EHINV) ||
|
||||
(tlb->V0 && !V0) || (tlb->D0 && !D0) ||
|
||||
(!tlb->XI0 && XI0) || (!tlb->RI0 && RI0) ||
|
||||
|
|
@ -2362,14 +2386,17 @@ void r4k_helper_tlbwr(CPUMIPSState *env)
|
|||
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||||
void r4k_helper_tlbp(CPUMIPSState *env)
|
||||
{
|
||||
bool mi = !!((env->CP0_Config5 >> CP0C5_MI) & 1);
|
||||
r4k_tlb_t *tlb;
|
||||
target_ulong mask;
|
||||
target_ulong tag;
|
||||
target_ulong VPN;
|
||||
uint16_t ASID;
|
||||
uint16_t ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
uint32_t MMID = env->CP0_MemoryMapID;
|
||||
uint32_t tlb_mmid;
|
||||
int i;
|
||||
|
||||
ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
MMID = mi ? MMID : (uint32_t) ASID;
|
||||
for (i = 0; i < env->tlb->nb_tlb; i++) {
|
||||
tlb = &env->tlb->mmu.r4k.tlb[i];
|
||||
/* 1k pages are not supported. */
|
||||
|
|
@ -2379,8 +2406,9 @@ void r4k_helper_tlbp(CPUMIPSState *env)
|
|||
#if defined(TARGET_MIPS64)
|
||||
tag &= env->SEGMask;
|
||||
#endif
|
||||
/* Check ASID, virtual page number & size */
|
||||
if ((tlb->G == 1 || tlb->ASID == ASID) && VPN == tag && !tlb->EHINV) {
|
||||
tlb_mmid = mi ? tlb->MMID : (uint32_t) tlb->ASID;
|
||||
/* Check ASID/MMID, virtual page number & size */
|
||||
if ((tlb->G == 1 || tlb_mmid == MMID) && VPN == tag && !tlb->EHINV) {
|
||||
/* TLB match */
|
||||
env->CP0_Index = i;
|
||||
break;
|
||||
|
|
@ -2397,8 +2425,9 @@ void r4k_helper_tlbp(CPUMIPSState *env)
|
|||
#if defined(TARGET_MIPS64)
|
||||
tag &= env->SEGMask;
|
||||
#endif
|
||||
/* Check ASID, virtual page number & size */
|
||||
if ((tlb->G == 1 || tlb->ASID == ASID) && VPN == tag) {
|
||||
tlb_mmid = mi ? tlb->MMID : (uint32_t) tlb->ASID;
|
||||
/* Check ASID/MMID, virtual page number & size */
|
||||
if ((tlb->G == 1 || tlb_mmid == MMID) && VPN == tag) {
|
||||
r4k_mips_tlb_flush_extra(env, i);
|
||||
break;
|
||||
}
|
||||
|
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@ -2420,16 +2449,20 @@ static inline uint64_t get_entrylo_pfn_from_tlb(uint64_t tlb_pfn)
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||||
void r4k_helper_tlbr(CPUMIPSState *env)
|
||||
{
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||||
bool mi = !!((env->CP0_Config5 >> CP0C5_MI) & 1);
|
||||
uint16_t ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
uint32_t MMID = env->CP0_MemoryMapID;
|
||||
uint32_t tlb_mmid;
|
||||
r4k_tlb_t *tlb;
|
||||
uint16_t ASID;
|
||||
int idx;
|
||||
|
||||
ASID = env->CP0_EntryHi & env->CP0_EntryHi_ASID_mask;
|
||||
MMID = mi ? MMID : (uint32_t) ASID;
|
||||
idx = (env->CP0_Index & ~0x80000000) % env->tlb->nb_tlb;
|
||||
tlb = &env->tlb->mmu.r4k.tlb[idx];
|
||||
|
||||
/* If this will change the current ASID, flush qemu's TLB. */
|
||||
if (ASID != tlb->ASID) {
|
||||
tlb_mmid = mi ? tlb->MMID : (uint32_t) tlb->ASID;
|
||||
/* If this will change the current ASID/MMID, flush qemu's TLB. */
|
||||
if (MMID != tlb_mmid) {
|
||||
cpu_mips_tlb_flush(env);
|
||||
}
|
||||
|
||||
|
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@ -2441,7 +2474,8 @@ void r4k_helper_tlbr(CPUMIPSState *env)
|
|||
env->CP0_EntryLo0 = 0;
|
||||
env->CP0_EntryLo1 = 0;
|
||||
} else {
|
||||
env->CP0_EntryHi = tlb->VPN | tlb->ASID;
|
||||
env->CP0_EntryHi = mi ? tlb->VPN : tlb->VPN | tlb->ASID;
|
||||
env->CP0_MemoryMapID = tlb->MMID;
|
||||
env->CP0_PageMask = tlb->PageMask;
|
||||
env->CP0_EntryLo0 = tlb->G | (tlb->V0 << 1) | (tlb->D0 << 2) |
|
||||
((uint64_t)tlb->RI0 << CP0EnLo_RI) |
|
||||
|
|
@ -2484,6 +2518,63 @@ void helper_tlbinvf(CPUMIPSState *env)
|
|||
env->tlb->helper_tlbinvf(env);
|
||||
}
|
||||
|
||||
static void global_invalidate_tlb(CPUMIPSState *env,
|
||||
uint32_t invMsgVPN2,
|
||||
uint8_t invMsgR,
|
||||
uint32_t invMsgMMid,
|
||||
bool invAll,
|
||||
bool invVAMMid,
|
||||
bool invMMid,
|
||||
bool invVA)
|
||||
{
|
||||
|
||||
int idx;
|
||||
r4k_tlb_t *tlb;
|
||||
bool VAMatch;
|
||||
bool MMidMatch;
|
||||
|
||||
for (idx = 0; idx < env->tlb->nb_tlb; idx++) {
|
||||
tlb = &env->tlb->mmu.r4k.tlb[idx];
|
||||
VAMatch =
|
||||
(((tlb->VPN & ~tlb->PageMask) == (invMsgVPN2 & ~tlb->PageMask))
|
||||
#ifdef TARGET_MIPS64
|
||||
&&
|
||||
(extract64(env->CP0_EntryHi, 62, 2) == invMsgR)
|
||||
#endif
|
||||
);
|
||||
MMidMatch = tlb->MMID == invMsgMMid;
|
||||
if ((invAll && (idx > env->CP0_Wired)) ||
|
||||
(VAMatch && invVAMMid && (tlb->G || MMidMatch)) ||
|
||||
(VAMatch && invVA) ||
|
||||
(MMidMatch && !(tlb->G) && invMMid)) {
|
||||
tlb->EHINV = 1;
|
||||
}
|
||||
}
|
||||
cpu_mips_tlb_flush(env);
|
||||
}
|
||||
|
||||
void helper_ginvt(CPUMIPSState *env, target_ulong arg, uint32_t type)
|
||||
{
|
||||
bool invAll = type == 0;
|
||||
bool invVA = type == 1;
|
||||
bool invMMid = type == 2;
|
||||
bool invVAMMid = type == 3;
|
||||
uint32_t invMsgVPN2 = arg & (TARGET_PAGE_MASK << 1);
|
||||
uint8_t invMsgR = 0;
|
||||
uint32_t invMsgMMid = env->CP0_MemoryMapID;
|
||||
CPUState *other_cs = first_cpu;
|
||||
|
||||
#ifdef TARGET_MIPS64
|
||||
invMsgR = extract64(arg, 62, 2);
|
||||
#endif
|
||||
|
||||
CPU_FOREACH(other_cs) {
|
||||
MIPSCPU *other_cpu = MIPS_CPU(other_cs);
|
||||
global_invalidate_tlb(&other_cpu->env, invMsgVPN2, invMsgR, invMsgMMid,
|
||||
invAll, invVAMMid, invMMid, invVA);
|
||||
}
|
||||
}
|
||||
|
||||
/* Specials */
|
||||
target_ulong helper_di(CPUMIPSState *env)
|
||||
{
|
||||
|
|
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