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247
hw/pci.c
247
hw/pci.c
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@ -1291,6 +1291,253 @@ PCIBus *pci_pmac_init(void)
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return s;
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}
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||||
/* Ultrasparc APB PCI host */
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static void pci_apb_config_writel (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
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{
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PCIBus *s = opaque;
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int i;
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for (i = 11; i < 32; i++) {
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if ((val & (1 << i)) != 0)
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break;
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}
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s->config_reg = 0x80000000 | (1 << 16) | (val & 0x7FC) | (i << 11);
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}
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||||
static uint32_t pci_apb_config_readl (void *opaque,
|
||||
target_phys_addr_t addr)
|
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{
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PCIBus *s = opaque;
|
||||
uint32_t val;
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int devfn;
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devfn = (s->config_reg >> 8) & 0xFF;
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val = (1 << (devfn >> 3)) | ((devfn & 0x07) << 8) | (s->config_reg & 0xFC);
|
||||
return val;
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||||
}
|
||||
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||||
static CPUWriteMemoryFunc *pci_apb_config_write[] = {
|
||||
&pci_apb_config_writel,
|
||||
&pci_apb_config_writel,
|
||||
&pci_apb_config_writel,
|
||||
};
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||||
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||||
static CPUReadMemoryFunc *pci_apb_config_read[] = {
|
||||
&pci_apb_config_readl,
|
||||
&pci_apb_config_readl,
|
||||
&pci_apb_config_readl,
|
||||
};
|
||||
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||||
static void apb_config_writel (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
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||||
{
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||||
//PCIBus *s = opaque;
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||||
|
||||
switch (addr & 0x3f) {
|
||||
case 0x00: // Control/Status
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||||
case 0x10: // AFSR
|
||||
case 0x18: // AFAR
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||||
case 0x20: // Diagnostic
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||||
case 0x28: // Target address space
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// XXX
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default:
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||||
break;
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||||
}
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}
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static uint32_t apb_config_readl (void *opaque,
|
||||
target_phys_addr_t addr)
|
||||
{
|
||||
//PCIBus *s = opaque;
|
||||
uint32_t val;
|
||||
|
||||
switch (addr & 0x3f) {
|
||||
case 0x00: // Control/Status
|
||||
case 0x10: // AFSR
|
||||
case 0x18: // AFAR
|
||||
case 0x20: // Diagnostic
|
||||
case 0x28: // Target address space
|
||||
// XXX
|
||||
default:
|
||||
val = 0;
|
||||
break;
|
||||
}
|
||||
return val;
|
||||
}
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||||
static CPUWriteMemoryFunc *apb_config_write[] = {
|
||||
&apb_config_writel,
|
||||
&apb_config_writel,
|
||||
&apb_config_writel,
|
||||
};
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||||
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||||
static CPUReadMemoryFunc *apb_config_read[] = {
|
||||
&apb_config_readl,
|
||||
&apb_config_readl,
|
||||
&apb_config_readl,
|
||||
};
|
||||
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||||
static void pci_apb_writeb (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
|
||||
{
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||||
PCIBus *s = opaque;
|
||||
|
||||
pci_data_write(s, addr & 7, val, 1);
|
||||
}
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||||
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||||
static void pci_apb_writew (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
|
||||
{
|
||||
PCIBus *s = opaque;
|
||||
|
||||
pci_data_write(s, addr & 7, val, 2);
|
||||
}
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||||
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||||
static void pci_apb_writel (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
|
||||
{
|
||||
PCIBus *s = opaque;
|
||||
|
||||
pci_data_write(s, addr & 7, val, 4);
|
||||
}
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||||
|
||||
static uint32_t pci_apb_readb (void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
PCIBus *s = opaque;
|
||||
uint32_t val;
|
||||
|
||||
val = pci_data_read(s, addr & 7, 1);
|
||||
return val;
|
||||
}
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||||
|
||||
static uint32_t pci_apb_readw (void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
PCIBus *s = opaque;
|
||||
uint32_t val;
|
||||
|
||||
val = pci_data_read(s, addr & 7, 2);
|
||||
return val;
|
||||
}
|
||||
|
||||
static uint32_t pci_apb_readl (void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
PCIBus *s = opaque;
|
||||
uint32_t val;
|
||||
|
||||
val = pci_data_read(s, addr, 4);
|
||||
return val;
|
||||
}
|
||||
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||||
static CPUWriteMemoryFunc *pci_apb_write[] = {
|
||||
&pci_apb_writeb,
|
||||
&pci_apb_writew,
|
||||
&pci_apb_writel,
|
||||
};
|
||||
|
||||
static CPUReadMemoryFunc *pci_apb_read[] = {
|
||||
&pci_apb_readb,
|
||||
&pci_apb_readw,
|
||||
&pci_apb_readl,
|
||||
};
|
||||
|
||||
static void pci_apb_iowriteb (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
|
||||
{
|
||||
cpu_outb(NULL, addr & 0xffff, val);
|
||||
}
|
||||
|
||||
static void pci_apb_iowritew (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
|
||||
{
|
||||
cpu_outw(NULL, addr & 0xffff, val);
|
||||
}
|
||||
|
||||
static void pci_apb_iowritel (void *opaque, target_phys_addr_t addr,
|
||||
uint32_t val)
|
||||
{
|
||||
cpu_outl(NULL, addr & 0xffff, val);
|
||||
}
|
||||
|
||||
static uint32_t pci_apb_ioreadb (void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
uint32_t val;
|
||||
|
||||
val = cpu_inb(NULL, addr & 0xffff);
|
||||
return val;
|
||||
}
|
||||
|
||||
static uint32_t pci_apb_ioreadw (void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
uint32_t val;
|
||||
|
||||
val = cpu_inw(NULL, addr & 0xffff);
|
||||
return val;
|
||||
}
|
||||
|
||||
static uint32_t pci_apb_ioreadl (void *opaque, target_phys_addr_t addr)
|
||||
{
|
||||
uint32_t val;
|
||||
|
||||
val = cpu_inl(NULL, addr & 0xffff);
|
||||
return val;
|
||||
}
|
||||
|
||||
static CPUWriteMemoryFunc *pci_apb_iowrite[] = {
|
||||
&pci_apb_iowriteb,
|
||||
&pci_apb_iowritew,
|
||||
&pci_apb_iowritel,
|
||||
};
|
||||
|
||||
static CPUReadMemoryFunc *pci_apb_ioread[] = {
|
||||
&pci_apb_ioreadb,
|
||||
&pci_apb_ioreadw,
|
||||
&pci_apb_ioreadl,
|
||||
};
|
||||
|
||||
PCIBus *pci_apb_init(target_ulong special_base, target_ulong mem_base)
|
||||
{
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||||
PCIBus *s;
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||||
PCIDevice *d;
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||||
int pci_mem_config, pci_mem_data, apb_config, pci_ioport;
|
||||
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||||
/* Ultrasparc APB main bus */
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||||
s = pci_register_bus();
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||||
s->set_irq = pci_set_irq_simple;
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||||
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||||
pci_mem_config = cpu_register_io_memory(0, pci_apb_config_read,
|
||||
pci_apb_config_write, s);
|
||||
apb_config = cpu_register_io_memory(0, apb_config_read,
|
||||
apb_config_write, s);
|
||||
pci_mem_data = cpu_register_io_memory(0, pci_apb_read,
|
||||
pci_apb_write, s);
|
||||
pci_ioport = cpu_register_io_memory(0, pci_apb_ioread,
|
||||
pci_apb_iowrite, s);
|
||||
|
||||
cpu_register_physical_memory(special_base + 0x2000ULL, 0x40, apb_config);
|
||||
cpu_register_physical_memory(special_base + 0x1000000ULL, 0x10, pci_mem_config);
|
||||
cpu_register_physical_memory(special_base + 0x2000000ULL, 0x10000, pci_ioport);
|
||||
cpu_register_physical_memory(mem_base, 0x10000000, pci_mem_data); // XXX size should be 4G-prom
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||||
d = pci_register_device(s, "Advanced PCI Bus", sizeof(PCIDevice),
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||||
-1, NULL, NULL);
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||||
d->config[0x00] = 0x8e; // vendor_id : Sun
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||||
d->config[0x01] = 0x10;
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||||
d->config[0x02] = 0x00; // device_id
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||||
d->config[0x03] = 0xa0;
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||||
d->config[0x04] = 0x06; // command = bus master, pci mem
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||||
d->config[0x05] = 0x00;
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||||
d->config[0x06] = 0xa0; // status = fast back-to-back, 66MHz, no error
|
||||
d->config[0x07] = 0x03; // status = medium devsel
|
||||
d->config[0x08] = 0x00; // revision
|
||||
d->config[0x09] = 0x00; // programming i/f
|
||||
d->config[0x0A] = 0x00; // class_sub = pci host
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||||
d->config[0x0B] = 0x06; // class_base = PCI_bridge
|
||||
d->config[0x0D] = 0x10; // latency_timer
|
||||
d->config[0x0E] = 0x00; // header_type
|
||||
return s;
|
||||
}
|
||||
|
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/***********************************************************/
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||||
/* generic PCI irq support */
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